1980年代後半
HDLと論理合成ツールの登場

〜集積回路〜



1980年代前半、それまで主流であった論理図ベースの設計手法では、設計規模の増大や論理の複雑化、微細化する製造プロセスに対応出来ない状況が現れ始めてきた。このため、特定の製造プロセスに依存しない真理値表や状態遷移記述や論理式で、ハードウェアとしての並行動作を記載しやすいHDL(Hardware Description Language:ハードウェア記述言語)が各種提案され始めた。

1985年にAutomated Integrated Design Systems(後にGateway Design Automationと改名、1989年にCadenceに買収される)が、HDLであるVerilog HDLと論理シミュレータVerilog-XLを開発した。

一方、アメリカ国防総省が、納入される機器に使われているASIC製品の設計仕様書の明確化の為に1987年に、Adaの流れを汲む VHDL (Very High Speed Integrated Circuit Hardware Description Language) を開発した。すなわち、分厚く複雑になりがちな紙のマニュアルの代替を目指したのが始まりである。
これらのHDLとHDLシミュレータによって、LSI設計者は特定の製造プロセスに依存したセルを配置した論理図でなく、より抽象化されたレベルで設計が可能となり、回路規模も飛躍的に拡大していった。

HDLでは、レジスタ転送レベル(Register Transfer Level : RTL)と呼ぶ抽象度でハードウェアを記述する。この抽象度では演算器やレジスタとその間の信号伝達を用いてハードウェアを記述する。また、多くのHDLでは入れ子構造的に、ある回路を部分回路に分割して設計できる。あるいは既にある回路記述を部分回路として再利用することもできる。再利用によって設計の効率化が行える。

初期には数々のHDLが乱立したが、IEEEがVHDL と Verilog HDLを標準としたこともあり、VHDLとVerilog HDL以外のHDLはあまり使われなくなっていった。しかし、VHDL と Verilog HDLには共通の弱点がある。どちらもアナログ回路やアナログとデジタルの混在した回路のシミュレーションが苦手であり、再帰的な論理構造を記述できない点である。そのため、このようなVHDLとVerilog HDLの弱点を克服するHDLもいくつか登場したが、VHDLやVerilog HDLを置換するには至っていない。

1980年代後半に、HDLを用いた論理合成ツールが登場し、HDLはデジタル設計の表舞台に立つようになり始めた。1988年、Synopsys社が後に論理合成の代名詞となるDesign Compilerを発表した。論理合成ツールはHDLのレジスタ転送レベル(Register Transfer Level: RTL)で記述したソースファイルをコンパイルし、製造可能な論理ゲートやフリップフロップのネットリスト記述を生成する。当初のシステムでは、合成可能なRTL記述や設計制約を書くには熟練を要した。RTLから合成したネットリストは、従来の人手設計に比べるとサイズが大きく、性能も悪いことが多かった。論理合成ツール自体の機能改善もさることながら、設計対象規模の増大や設計期間の短縮や設計者の不足などを背景に,広く普及するには静的タイミング解析技術や等価検証技術が確立する1990年代を待つことになる。

また、論理合成の前に、HDL記述は一連の自動化された検査を実施することができる。この検査工程では、単純な記述スタイルをチェックするだけでなく、後段の設計工程であるRTLシミュレーションや論理合成や自動レイアウトで問題を引き起こしそうな個所を見出することができる。また、命名ルールや記述形式を統一する事で、HDL記述の可読性が向上し、再利用性も向上する事が出来る。


【参考文献】
1) 「EDA (半導体)」 『フリー百科事典ウイキペディア日本語版』(2010年10月14日 08:41)
http://ja.wikipedia.org/wiki/EDA_(半導体)
2) 「ハードウェア記述言語」『フリー百科事典ウイキペディア日本語版』
(2010年10月14日 08:41)
http://ja.wikipedia.org/wiki/ハードウェア記述言語
3)Synopsys社HP(英文)「Synopsys Overview & History」
http://www.synopsys.com/Company/AboutSynopsys/Pages/CompanyProfile.aspx#overview

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【最終変更バージョン】
rev.002 2013/5/9