LSIは、プレーナ型MOSFETの構造寸法を縮小することで、集積度と性能を向上させてきた。ゲート長短縮に伴う、サブスレッショルド電流増加、ゲート絶縁膜のトンネル電流発生、高濃度ドープに伴うキャリア移動度の低下などの課題を、歪みシリコンチャネル、high-k / metal gateなどの技術で乗り切ってきた ^1),2),3)。しかし、設計寸法が22nm以下になり、ショートチャネル効果が一層厳しく現れ、リーク電流の抑制が厳しくなり、プレーナ型MOSFETに代わる、新たなMOSFET構造が探求されるようになった。候補になった構造は、林・関川（電総研）が考案したXMOS Transistor ⁴⁾を発展させたPD-SOI FET ⁵⁾、FD-SOI FET ⁶⁾と、久本（日立）等の考案したFinFET ⁷⁾である。

FinFETは、図1に示すように、シリコン基板表面を、魚の背びれのように、細い短冊状（Fin）に加工し、この両側側面をMOSFETのチャネルとして用いる。ゲート電極はFinを跨ぐように形成される。ゲート電位によるチャネル領域のポテンシャルの制御性がよく、ソースドレイン間のパンチスルー耐圧を高め、短チャネル効果を抑制できる。このため、素子微細化による性能向上がさらに可能になる。

1998年の提案以来、FinFETは次世代nodeの有力候補として、2000年代を通して、活発に開発がおこなわれた。FinFETでは、fin幅はゲート長の1/2～1/3にする必要があり、ゲート長よりもさらに微細な加工が要求される。ArF（192nm）液浸露光の直接解像を超えた幅10nm以下のfinを形成するために、SideWall pattern Tranfer（SWT）法が考案され、これを発展させたSelf-Aligned Double Patterning（SADP）, Self-Aligned Quad Patterning（SAQP）,などの加工技術が開発された。寄生抵抗低減のため、エピ成長でS/D部fin幅を広げたり、S/D領域を金属化するなどの工夫がなされた ⁸⁾。

Intelは、2012年に22nm nodeでFinFETを実用化し、Core i7、Core i5に採用し、FinFET時代の幕開けとなった。幅8nm、高さ34nmのfinが使われている ⁹⁾。2014年発表の14nm nodeでは、幅8nm、高さ42nmのfinが、2017年発表の10nm nodeでは、幅７nm、高さ46nmのfinが採用されている ^10),11)。

（参考：名称について）

久本等は、このFETを当初DELTA（fully depleted lean-channel transistor）と、またIntelはTri-Gate Transistorと呼んだが、後に、Chenming Hu（UC Barkley）がFinFETと命名し、これが一般名称になった。

図1　FinFET構造概略図

図2　FinFETの断面写真とFinFETを用いたSRAMのパターン写真 ¹²⁾
　　（提供：株式会社東芝）

【参考文献】

1. 日本半導体歴史館 集積回路 2000年代
   “2000年代：新構造デバイスの模索”
2. 日本半導体歴史館 プロセス技術 2000年代
   “2000年代後半：高速トランジスタに歪シリコン技術採用”
3. 日本半導体歴史館 プロセス技術 2000年代
   “2000年代後半：高速トランジスタにHigh-k／メタルゲートの採用”
4. T. Sekigawa, and Y. Hayashi, “Calculated threshold-voltage characteristics of an XMOStransistor having an additional bottom gate”, Solid-State Electronics, Volume 27, Issues 8–9, pp. 827-828,（1984）
5. G.G. Shahidi, A. Ajmera, F. Assaderaghi, R.J. Bolam, E. Leobandung, W. Rausch, D. Sankus, D. Schepis, L.F. Wagner, Kun Wu, and B. Davari, “Partially-depleted SOI technology for digital logic”, 1999 IEEE International Solid-State Circuits Conference. Digest of Technical Papers, pp.426 - 427,（1999）
6. M. Yoshimi, H. Hazama, M. Takahashi, S. Kambayashi, T. Wada, and H. Tango, “Two-dimensional simulation and measurement of high-performance MOSFETs made on a very thin SOI film”, IEEE Trans. on Electron Devices, vol. 36, Issue 3,（1989）
7. D. Hisamoto, T. Kaga, Y. Kawamoto, and E. Takeda, “A fully depleted lean-channel transistor（DELTA）-a novel vertical ultra thin SOI MOSFET”, 1989 IEEE International Electron Devices Meeting, Digest of Technical papers, pp.833 – 836,（1989）
8. 稲葉聡、“最先端FinFETプロセス・集積化技術”、電子情報通信学会誌、vol. 91, no, 1, pp, 26-29,（2008）
9. C. Auth, C. Allen, A. Blattner, D. Bergstrom, M. Brazier, M. Bost, M. Buehler, V. Chikarmane, T. Ghani, T. Glassman, R. Grover, W. Han, D. Hanken, M. Hattendorf, P. Hentges, R. Heussner, J. Hicks, D. Ingerly, P. Jain, S. Jaloviar, R. James;D. Jones;J. Jopling, S. Joshi, C. Kenyon, H. Liu, R. McFadden, B. McIntyre, J. Neirynck, C. Parker, L. Pipes, I. Post, S. Pradhan, M. Prince, S. Ramey, T. Reynolds, J. Roesler, J. Sandford, J. Seiple, P. Smith. C. Thomas, D. Towner, T. Troeger, C. Weber, P. Yashar, K. Zawadzki, and K. Mistry, “A 22nm high performance and low-power CMOS technology featuring fully-depleted tri-gate transistors, self-aligned contacts and high density MIM capacitors”, 2012 Symposium on VLSI Technology, Digest of Technical Papers, pp. 131-132,（2012）
10. S. Natarajan, M. Agostinelli, S. Akbar, M. Bost, A. Bowonder, V. Chikarmane, S. Chouksey, A. Dasgupta, K. Fischer, Q. Fu, T. Ghani, M. Giles, S. Govindaraju, R. Grover, W. Han, D. Hanken, E. Haralson, M. Haran, M. Heckscher, R. Heussner, P. Jain, R. James, R. Jhaveri, I. Jin, H. Kam, E. Karl, C. Kenyon, M. Liu, Y. Luo, R. Mehandru, S. Morarka, L. Neiberg, P. Packan, A. Paliwal, C. Parker, P. Patel, R. Patel, C. Pelto, L. Pipes, P. Plekhanov, M. Prince;S. Rajamani, J. Sandford, B. Sell, S. Sivakumar, P. Smith, B. Song, K. Tone, T. Troeger, J. Wiedemer, M. Yang, and K. Zhang, “A 14nm logic technology featuring 2nd-generation FinFET, air-gapped interconnects, self-aligned double patterning and a 0.0588 µm2 SRAM cell size”, 2014 IEEE International Electron Devices Meeting, Digest of Technical Papers, pp. 3.7.1 - 3.7.3,（2014）
11. C. Auth, A. Aliyarukunju, M. Asoro, D. Bergstrom, V. Bhagwat, J. Birdsall, N. Bisnik, M. Buehler, V. Chikarmane, G. Ding, Q. Fu, H. Gomez, W. Han, D. Hanken, M. Haran, M. Hattendorf, R. Heussner, H. Hiramatsu, B. Ho, S. Jaloviar, I. Jin, S. Joshi, S. Kirby, S. Kosaraju, H. Kothari, G. Leatherman, K. Lee, J. leib, A. Madhavan, K. Marla, H. Meyer, T. Mule, C. Parker, S. Parthasarathy, C. Pelto, L. Pipes, I. Post, M. Prince, A. Rahman, S. Rajamani, A. Saha, J. Dacuna Santos, M. Sharma, V. Sharma, J. Shin, P. Sinha, P. Smith, M. Sprinkle, A. St. Amour, C. Staus, R. Suri, D. Towner, A. Tripathi, A. Tura, C. Ward, and A. Yeoh, “ A 10nm high performance and low-power CMOS technology featuring 3rd generation FinFET transistors, Self-Aligned Quad Patterning, contact over active gate and cobalt local interconnects”, 2017 IEEE International Electron Devices Meeting, Digest of Technical Papers, pp. 29.1.1 - 29.1.4,（2017）
12. 東芝ニュースリリース、“高誘電率ゲート絶縁膜とメタルゲートを用いた世界最小の立体構造トランジスタSRAMセルを実現”、（2008年12月17日）