2000年代 高速トランジスタに歪シリコン技術採用 〜プロセス技術〜

MOSトランジスタはスケーリングによりその性能向上を行ってきたが、サブ0.1ミクロンの領域に入り、微細加工の難しさとゲート酸化膜の直接トンネリング、キャリアの速度飽和といった物理限界の問題が顕著になり、微細化によらない駆動電流の向上が検討された。その一つとして、チャネル領域に歪を加えてキャリア移動度を上げる方法が1992年ころから検討され始めた。歪を印加する方法として格子緩和したSiGe／Si基板の上にSiチャネル層をエピタキシャル形成する方法がまず検討された。GeはSiよりも格子定数が大きいため、SiGe層はGeの濃度が高くなるに従って格子定数が大きくなり、その上のSi層に平面方向（2軸方向）に引っ張り応力を印加する。これにより電子の移動度は60%程度増加し、ホールの移動度は50%程度増加させることができる。 Si／SiGe／Si基板を用いる方法はどうしても基板のコスト増加につながる点と結晶欠陥を完全には無くすことがでなかったため、通常のSi基板を用いて局所的に応力を印加する方法が2000年ころから検討され始めた。まずはゲート電極の上に引張応力をもつSiN層を設けて、NMOSにはチャネル方向（1軸方向）に引張応力を印加し、SiN層の形成条件を変えることでPMOSには圧縮応力を印加する。また、PMOSにさらに強い応力を印加するために、ソースドレイン領域にSiGeをエピタキシャル成長させてチャネル部に圧縮応力を印加する方法が2004年ころに提案された。現在のCMOSにはほぼこの技術が用いられている。また、最近ではNMOSのソースドレイン領域にSiCをエピタキシャル成長させてチャネルに引張応力を印加する方法も出現している。これにより、電子の移動度は約25%増加し、ホールの移動度は50%程度増加させることができている。

【参考文献】 【移動ページ】 プロセス技術/該当年代へ 【最終変更バージョン】 rev.000 2010/10/26